ARCHI-SEC - Analyse de la sécurité au niveau micro-architecture

Coordinateur : Jean-Luc Danger (LTCI)

Partenaire : Clémentine Maurice CNRS CRIStAL

Équipe : Spirals du Groupe Thématique : GL.

Dates : 02/21 - 03/23

Résumé :

Analyser la sécurité et les vulnérabilités au niveau micro-architecture des processeurs et de leurs périphériques avec la plate-forme de simulation GEM5.

Les objectifs sont les suivants :

• Mettre en évidence les vulnérabilités architecturales des processeurs au niveau modèle et anticiper les attaques qui en tirent parti. Nous limitons notre étude aux Systèmes basés sur les processeurs ARM et RISC-V. Pour les logiciels, nous utilisons soit un système d’exploitation personnalisé type “BareMetal”, soit Linux. Nous prévoyons d’utiliser différents modes pour une même classe de problèmes de sécurité.
• Trouver le compromis optimal entre vitesse et précision de simulation pour évaluer les problèmes de sécurité. Les vulnérabilités au niveau micro-architecture sont souvent liées aux architectures permettant d’augmenter les performances, comme les prédictions spéculatives de branchement, l’utilisation de mémoires cache... Un équilibre performance/sécurité doit être étudié.
• Etudier les Systèmes intégrés et les “System on a Chip” SoC hétérogènes, c’est à dire avec de nombreuses interfaces périphériques ou intégrant des processeurs type GPU, des circuits programmables FPGA, plusieurs coeurs de processeurs avec une unité de gestion de cohérence de cache,… Pour rendre les modèles HDL utilisables dans GEM5, nous utiliserons le niveau de transaction modélisation (SystemC TLM II) pour les blocs FPGA.
• Incorporer des modèles d’exécution de confiance (TEE) dans GEM5. Nous limitons notre portée à un hyperviseur sécurisé open source OPTEE (Open Trusted Execution Environment) qui repose sur la technologie ARM Trustzone.

Abstract

Analyze security and vulnerabilities at the micro-architecture level of processors and their peripherals with the simulation platform GEM5.

The objectives are as follows :

• Highlight the architectural vulnerabilities of processors at model level and anticipate attacks that take advantage of it. We limit our study to Systems based on ARM and RISC-V processors. For software, we use either a custom operating system type « BareMetal« or Linux. We plan to use different modes for the same class of security issues.
• Find the optimal compromise between speed and simulation precision to assess safety issues. Vulnerabilities at the micro-architecture level are often linked to architectures that increase performance, such as speculative branch predictions, the use of cache memories ... A balance performance / safety must be studied.
• Study integrated systems and heterogeneous SoC “System on a Chip”, ie with many peripheral interfaces or integrating GPU type processors, FPGA programmable circuits, several processor cores with a coherence management unit of cache,… To make HDL models usable in GEM5, we will use the transaction level modeling (SystemC TLM II) for FPGA blocks.
• Incorporate Trusted Execution Models (TEE) into GEM5. We limit our scope to a secure open source OPTEE (Open Trusted Execution Environment) hypervisor that is based on ARM Trustzone technology.